삼성전자 반도체연구소가 세계 최초로 역대 가장 작은 반도체 소자(트랜지스터)를 수직으로 쌓아올리는 적층구조 구현에 성공했다. 사진은 이번 연구를 수행한 연구원들의 모습. [삼성전자 뉴스룸]

삼성전자가 세계 최초로 역대 가장 작은 반도체 소자(트랜지스터)를 수직으로 쌓아올리는 적층구조 구현에 성공했다.

그동안 반도체 업계는 트랜지스터를 수평으로 배치하다보니 면적의 한계에 부딪혔다. 삼성전자는 이를 아파트처럼 위로 쌓아올리는 방식으로 돌파하며 새로운 가능성을 제시했다.

이번 연구성과가 실제 양산 과정에 도입될 경우 인공지능(AI) 및 고성능컴퓨팅(HPC)용 차세대 로직 반도체의 전력 효율과 성능을 크게 끌어올릴 것으로 기대를 모으고 있다.

17일 삼성전자 반도체 뉴스룸에 따르면 이달 14일부터 미국 하와이에서 열린 세계 반도체 학회 ‘2026 VLSI 심포지엄’에서 삼성전자 반도체연구소는 업계 최소 크기의 3차원 수직 적층 트랜지스터(3D Stacked FET)를 세계 최초로 구현했다고 발표했다.

기존에 평면으로 배치하던 트랜지스터를 위아래로 쌓는 새로운 기술을 소개하며 이번 VLSI 심포지엄에 제출된 1000편의 논문 중 ‘베스트 페이퍼’로 선정됐다.

칩을 아파트처럼 수직으로 쌓는 적층 구조는 이미 D램의 HBM, 낸드플래시의 V-낸드 등 메모리 반도체에 도입된 기술이다.

이를 통해 수평으로 배치할 경우 발생하는 면적의 한계를 극복했다. 삼성전자는 이러한 적층 구조를 로직 반도체에도 적용했다.

최근 연산과 제어를 담당하는 로직 반도체 고객사들은 단위 면적당 트랜지스터 개수를 최대한 늘려달라고 요청하고 있다. 이를 위해 트랜지스터 간격을 줄이려면 소자끼리 서로 전기가 통하지 않도록 막아주는 절연체도 얇게 만들어야 한다.

그러나 절연체가 지나치게 얇아지면 절연 효과가 없어진다. 이로 인해 전류가 흐르면 소자가 동작하지 않게 되는 문제가 발생한다.

반면, 삼성전자가 이번에 제시한 적층 방식으로 트랜지스터를 쌓아올리면 차지하는 면적이 절반으로 줄어 이론적으로 단위 면적당 집적도가 2배 증가하는 효과를 얻을 수 있다. 같은 면적의 웨이퍼에 트랜지스터를 기존보다 2배 더 넣을 수 있는 셈이다.

삼성전자는 각 층에 전류가 흐르는 초미세 얇은 막인 나노시트 채널 3개를 적용해 전류가 흐르는 통로를 넓히고, 위아래 트랜지스터가 서로 전기가 통하지 않도록 중간 절연층 개발에도 성공하며 적층 구조를 안정적으로 구현했다.

아울러 이번 논문 발표 전까지 업계 최소 트랜지스터 가로 길이(게이트 피치)는 48나노미터(㎚)였으나 삼성전자 연구팀은 이를 42나노미터로 낮추며 새로운 기준을 제시했다.

삼성전자는 세계에서 가장 작은 소자를, 세계 최초로 수직 방향으로 적층하는 기술적 성과를 달성하며 이번 심포지엄에서 높이 평가받았다.

정영채 삼성전자 반도체연구소 로직 TD팀 TL은 “트랜지스터를 수직으로 올리면 절연체 두께 제약이 사라진다. 소자 개수가 2개에서 1개로 줄어드는 대신 단위 면적당 소자 크기는 기존의 2배 이상이 된다. 마치 단독주택 밀집 지역에서 옆집 소음을 피하기 위해 복층 주상복합으로 진화한 것과 같다”고 설명했다.

같은 면적 안에 들어가는 트랜지스터 개수가 2배 늘어나면 전력 효율도 2배 올라간다. 기존 반도체 공정은 세대를 거듭할수록 성능이 약 15%씩 개선되는 것이 일반적이었지만 수직 적층 구조는 트랜지스터 수가 2배 늘어나는 만큼 성능도 100% 향상될 것으로 예상된다.

더 작은 면적에서 더 많은 연산을 더 적은 전력으로 처리할 수 있는 만큼 AI와 HPC(고성능 컴퓨터)용 차세대 로직 반도체에 적합한 구조로 평가된다.

김현일 기자